当3nm成为物理极限，华为用一个全新的“τ”撬动了摩尔定律的下一站。
2026年5月25日，华为在上海正式提出了“韬（τ）定律”。这一定律提出以“时间缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。消息一出，整个硬件圈都在问：τ是什么？它凭什么接替摩尔定律？
01、摩尔定律撞墙：“缩晶体管”的老路走到了尽头
过去半个多世纪，半导体行业一直信奉一条黄金法则：把晶体管越做越小，在同样面积内塞进更多器件，性能自动提升，成本自动下降——这就是“几何缩微”。但这条路现在彻底走不通了。
第一堵墙是物理极限。如今的3nm制程，晶体管栅极长度只有十几个硅原子宽。再往下缩，电子就会像水一样“漏”出去，芯片直接失灵——这是量子力学定下的硬边界。
第二堵墙是经济门槛。建一条3nm产线需要近200亿美元，全球只剩台积电、三星等少数玩家承担得起。几何缩微的边际收益，已经低到让绝大多数企业望而却步。
行业急需一条新路。而华为给出的答案，就是“韬定律”。
图源：网络
02、韬定律详解：“逻辑折叠”如何重新定义芯片性能
τ（读作/tɔː/，取中文“韬”字，义为“韬光养晦”），在物理学中代表时间常数——信号在电路中传播所需的基础耗时。
韬定律的核心主张极具颠覆性：不再死磕把晶体管做小，而是通过系统性压缩信号传播时延，来实现性能的持续提升。打个比方——摩尔定律是在想办法把城市里每个居民的房子缩得更小，以便塞进更多人；而韬定律是不缩房子，而是重新规划城市道路：修高架、拉直主干道、优化红绿灯，让所有人办事更快。
实现这一目标的关键技术，叫做逻辑折叠。传统芯片采用二维平面布局，信号需要“长途跋涉”才能完成运算，延迟巨大。逻辑折叠的思路是把电路“盖成楼房”——从平面变为立体，通过多层堆叠实现，关键模块在物理距离上变得更近，走线大幅缩短，延迟随之骤降。
图源：网络
03、“时间缩微”带来的范式转变
“时间缩微”不是对摩尔定律的修补，而是一次工程范式的重置。
评估指标变了。过去行业比拼的是晶体管密度（每平方毫米多少亿个），未来将转向时序吞吐率（单位时间完成多少逻辑运算）。密度不再代表一切，时延才是真正的瓶颈。
优化重心变了。几何缩微时代，性能命脉握在工艺厂手中；时间缩微时代，设计端成为主战场。逻辑折叠、三维堆叠、时钟同步等架构级创新，比制程升级更能撬动性能。
竞争壁垒变了。昂贵的产线不再是唯一护城河。跨层级协同优化能力——从器件到电路、从架构到系统的时延联合优化——正在成为新的核心门槛。谁能在不升级制程的前提下把时延降低一半，谁就掌握了主动权。
04、你的 IEPQ 可以研究 电子工程
- 逻辑折叠技术的电路实现与EDA工具支持研究——基于韬定律的立体布局算法设计
- 时间常数τ的系统级优化：从器件到架构的多层级协同建模
- 后摩尔时代芯片性能评估体系重构——以“时间缩微”替代“几何缩微”的量化方法
半导体/物理
- 三维堆叠电路中信号传播时延的物理极限与优化路径
- 面向AI大算力场景的逻辑折叠架构设计与能效分析
